From cd40aa786dd9122299801341592d19eb960cec14 Mon Sep 17 00:00:00 2001
From: wkr <12568105+rkforever@user.noreply.gitee.com>
Date: Sun, 12 Mar 2023 02:52:45 +0000
Subject: [PATCH] =?UTF-8?q?add=20=E9=9D=A2=E5=90=91=E5=8F=AF=E7=BC=96?=
 =?UTF-8?q?=E7=A8=8B=E6=95=B0=E6=8D=AE=E5=B9=B3=E9=9D=A2=E7=9A=84=E6=AE=B5?=
 =?UTF-8?q?=E8=B7=AF=E7=94=B1=E7=BD=91=E7=BB=9C=E9=81=A5=E6=B5=8B/fifo=5Fs?=
 =?UTF-8?q?um.?=
MIME-Version: 1.0
Content-Type: text/plain; charset=UTF-8
Content-Transfer-Encoding: 8bit

Signed-off-by: wkr <12568105+rkforever@user.noreply.gitee.com>
---
 .../fifo_sum"                                 | 58 +++++++++++++++++++
 1 file changed, 58 insertions(+)
 create mode 100644 "\351\235\242\345\220\221\345\217\257\347\274\226\347\250\213\346\225\260\346\215\256\345\271\263\351\235\242\347\232\204\346\256\265\350\267\257\347\224\261\347\275\221\347\273\234\351\201\245\346\265\213/fifo_sum"

diff --git "a/\351\235\242\345\220\221\345\217\257\347\274\226\347\250\213\346\225\260\346\215\256\345\271\263\351\235\242\347\232\204\346\256\265\350\267\257\347\224\261\347\275\221\347\273\234\351\201\245\346\265\213/fifo_sum" "b/\351\235\242\345\220\221\345\217\257\347\274\226\347\250\213\346\225\260\346\215\256\345\271\263\351\235\242\347\232\204\346\256\265\350\267\257\347\224\261\347\275\221\347\273\234\351\201\245\346\265\213/fifo_sum"
new file mode 100644
index 0000000..5d48104
--- /dev/null
+++ "b/\351\235\242\345\220\221\345\217\257\347\274\226\347\250\213\346\225\260\346\215\256\345\271\263\351\235\242\347\232\204\346\256\265\350\267\257\347\224\261\347\275\221\347\273\234\351\201\245\346\265\213/fifo_sum"
@@ -0,0 +1,58 @@
+module fifo_sum
+(
+    input   wire            sys_clk     ,
+    input   wire            sys_rst_n   ,
+    input   wire            rx          ,
+    
+    output  wire            tx
+);
+
+parameter   CLK_FREQ = 50_000_000;
+
+wire    [7:0]   rx_data;
+wire            rx_flag;
+wire    [7:0]   tx_data;
+wire            tx_flag;
+
+uart_rx 
+#(
+    .UART_BPS    (9600),
+    .CLK_FREQ    (50_000_000)
+)
+uart_rx_inst
+(
+    .sys_clk     (sys_clk  ),
+    .sys_rst_n   (sys_rst_n),
+    .rx          (rx       ),
+                  
+    .po_data     (rx_data  ),
+    .po_flag     (rx_flag  )
+);
+
+uart_tx
+#(
+    .UART_BPS  (9600),
+    .CLK_FREQ  (50_000_000)
+)
+uart_tx_inst
+(
+    .sys_clk     (sys_clk  ),
+    .sys_rst_n   (sys_rst_n),
+    .pi_data     (tx_data  ),
+    .pi_flag     (tx_flag  ),
+                  
+    .tx          (tx       )
+);
+
+fifo_sum_ctrl   fifo_sum_ctrl_inst
+(
+    .sys_clk     (sys_clk),
+    .sys_rst_n   (sys_rst_n),
+    .pi_flag     (rx_flag),
+    .pi_data     (rx_data),
+  
+    .po_flag     (tx_flag),
+    .po_data     (tx_data)
+);
+
+endmodule
\ No newline at end of file
-- 
Gitee