diff --git "a/\351\235\242\345\220\221\345\217\257\347\274\226\347\250\213\346\225\260\346\215\256\345\271\263\351\235\242\347\232\204\346\256\265\350\267\257\347\224\261\347\275\221\347\273\234\351\201\245\346\265\213/fifo_sum" "b/\351\235\242\345\220\221\345\217\257\347\274\226\347\250\213\346\225\260\346\215\256\345\271\263\351\235\242\347\232\204\346\256\265\350\267\257\347\224\261\347\275\221\347\273\234\351\201\245\346\265\213/fifo_sum"
new file mode 100644
index 0000000000000000000000000000000000000000..5d48104fe37fabca631ee163bfe36f49c12bf0dc
--- /dev/null
+++ "b/\351\235\242\345\220\221\345\217\257\347\274\226\347\250\213\346\225\260\346\215\256\345\271\263\351\235\242\347\232\204\346\256\265\350\267\257\347\224\261\347\275\221\347\273\234\351\201\245\346\265\213/fifo_sum"
@@ -0,0 +1,58 @@
+module fifo_sum
+(
+    input   wire            sys_clk     ,
+    input   wire            sys_rst_n   ,
+    input   wire            rx          ,
+    
+    output  wire            tx
+);
+
+parameter   CLK_FREQ = 50_000_000;
+
+wire    [7:0]   rx_data;
+wire            rx_flag;
+wire    [7:0]   tx_data;
+wire            tx_flag;
+
+uart_rx 
+#(
+    .UART_BPS    (9600),
+    .CLK_FREQ    (50_000_000)
+)
+uart_rx_inst
+(
+    .sys_clk     (sys_clk  ),
+    .sys_rst_n   (sys_rst_n),
+    .rx          (rx       ),
+                  
+    .po_data     (rx_data  ),
+    .po_flag     (rx_flag  )
+);
+
+uart_tx
+#(
+    .UART_BPS  (9600),
+    .CLK_FREQ  (50_000_000)
+)
+uart_tx_inst
+(
+    .sys_clk     (sys_clk  ),
+    .sys_rst_n   (sys_rst_n),
+    .pi_data     (tx_data  ),
+    .pi_flag     (tx_flag  ),
+                  
+    .tx          (tx       )
+);
+
+fifo_sum_ctrl   fifo_sum_ctrl_inst
+(
+    .sys_clk     (sys_clk),
+    .sys_rst_n   (sys_rst_n),
+    .pi_flag     (rx_flag),
+    .pi_data     (rx_data),
+  
+    .po_flag     (tx_flag),
+    .po_data     (tx_data)
+);
+
+endmodule
\ No newline at end of file